TSMC планує масове виробництво CoPoS-пакування
Taiwan Semiconductor Manufacturing (TSMC) прискорює розробку технології пакування чіпів наступного покоління CoPoS. Згідно з даними DigiTimes, компанія переходить від круглих 12-дюймових пластин до квадратних панелей розміром 310mm x 310mm.
Перехід на квадратний формат дозволить мінімізувати втрати дорогого матеріалу на краях, що критично важливо для збільшення розміру AI chiplets. Наразі TSMC вже запустила пілотну лінію на заводі VisEra в Longtan, а наступний етап валідації планується на об'єкті AP7 у Chiayi.
Технологія CoPoS стане наступником архітектури CoWoS і має на меті суттєво знизити витрати при виробництві складних акселераторів. Основними бенефіціарами успішного впровадження стануть такі клієнти, як NVIDIA Corporation та інші розробники AI-чипів.